本项目涉及一种适于HEVC标准的变换编码器,主要解决现有技术中的变换块大小不一致、乘法器使用过多的问题。
其包括一维DCT/DST模块(1)、转置缓冲模块(2)和顶层控制单元(3);一维DCT/DST模块(1)采用统一的HEVC变换编码架构,结合蝶形结构和矩阵乘法阵列,实现资源选择共享;转置缓冲模块(2)利用寄存器间的路径延迟和存储器不同的存储和读取顺序,以高效简便地完成数据的转置操作;顶层控制单元产生一维DCT/DST模块和转置缓冲模块的复位和使能信号,控制一维DCT/DST模块对输入数据进行一维行变换,并控制转置缓冲模块将变换结果进行转置后输出至一维DCT/DST模块完成一维列变换。
HEVC的帧内编码中存在三种不同的处理单元,分别是编码单元CU、预测单元PU和变换单元TU。三种处理单元在逻辑上可以依次向下分割为更小的处理单元。同时编码单元CU可以分解为与其大小相同的PU和4个1/4大小的PU。PU可以进一步分解为与其大小相同的TU和4个1/4大小的TU,且每个块都具有比H.264更多的方向。编码框架采用递归及四叉树的方法来实现,因此其结构非常复杂。作为HEVC中一个最常用的单位,TU作为最终处理单元,其块大小从4×4到32×32,特别是在高效率层次中,TU的大小可以通过分裂CU三个层次而得到。同时,DCT变换是HEVC编码标准的主要复杂计算的组成部分。因此,TU的计算复杂性是硬件实现HEVC的一个瓶颈问题,目前还没有能够高效实现该标准的电路结构。
本项目具有结构简单规整,复用度高,易于集成电路实现的优点,可实现高吞吐的变换编码。
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